Chiplet：算力时代的共同选择 半导体材料行业现状如何？

• 陈博 2023年11月3日 来源：中研网 724 43
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摩尔定律主要内容为：在价格不变时，集成电路上可以容纳的晶体管数量每18-24个月便会增加一倍，即：处理器性能大约每两年翻一倍，同时价格下降为之前的一半。自2015年以来，集成电路先进制程的发展开始放缓，7nm、5nm、3nm制程的量产进度均落后于预期。随着台积电宣布2n

半导体封装是半导体制造工艺的后道工序，是指将通过测试的晶圆加工得到独立芯片的过程，即将制作好的半导体器件放入具有支持、保护的塑料、陶瓷或金属外壳中，并与外界驱动电路及其他电子元器件相连的过程。

迄今为止全球集成电路封装技术一共经历了五个发展阶段。通常认为，前三个阶段属于传统封装，第四、五阶段属于先进封装。当前的主流技术处于以CSP、BGA为主的第三阶段，且正在从传统封装(SOT、QFN、BGA等)向先进封装(FC、FIWLP、FOWLP、TSV、SIP等)转型。

传统封装以引线框架型封装为主，芯片与引线框架通过焊线连接，引线框架的接脚连接PCB，主要包括DIP、SOP、QFP、QFN等封装形式。

传统封装的功能主要在于芯片保护、尺度放大、电气连接三项功能，先进封装技术则对芯片进行封装级重构，能有效提高系统高功能密度。现阶段先进封装主要是指倒装焊(FlipChip)、晶圆级封装(WLP)、2.5D封装(Interposer)和3D封装(TSV)等。先进封装与传统封装的主要区别在于一级互联和二级互联方式的不同。一级互联方式主要包括：传统工艺-WireBonding(WB);先进工艺-FlipChip(FC)。二级互联方式主要包括：传统工艺-通孔插装型/表面贴装;先进工艺-球栅阵列型(BGA)/平面网格阵列LGA/插针网格阵列(PGA)。因此FCBGA、FCLGA等封装就称为先进封装。同时，传统的元件封装也演变为系统封装，封装对象由单芯片向多芯片发展，由平面封装向立体封装发展。

市场规模方面，据Yole和集微咨询数据，2017年以来全球封测市场规模稳健增长，2022年达到815亿美元。Yole预计总体市场规模将保持增长态势，2026年达到961亿美元。

先进封装则有望展现高于封测市场整体的增长水平。据Yole预计，2019-2025年，全球整体封装市场规模年均复合增速4%，先进封装市场规模则达到7%的年均复合增速，并在2025年占据整体封装市场的49.4%。

摩尔定律主要内容为：在价格不变时，集成电路上可以容纳的晶体管数量每18-24个月便会增加一倍，即：处理器性能大约每两年翻一倍，同时价格下降为之前的一半。自2015年以来，集成电路先进制程的发展开始放缓，7nm、5nm、3nm制程的量产进度均落后于预期。随着台积电宣布2nm制程工艺实现突破，集成电路制程工艺已接近物理尺寸极限;与此同时芯片设计成本快速提升，以先进工艺节点处于主流应用时期设计成本为例，工艺节点为28nm时，单颗芯片设计成本约为0.41亿美元，而工艺节点为7nm时设计成本提升至2.22亿美元。

为有效降低成本、进一步提升芯片性能、丰富芯片功能，各家龙头厂商争相探索先进封装技术。先进封装技术作为提高连接密度、提高系统集成度与小型化的重要方法，在单芯片向更高端制程推进难度大增时，担负起延续摩尔定律的重任。

如今，除了单个芯片封装形式的演进以外，多芯片集成、2.5D/3D堆叠等技术也成为现阶段先进封装的主流技术路径，尤其对于大规模集成电路，Chiplet封装技术应运而生发挥重要作用，我们将在下文重点讨论。

AI技术蓬勃发展的当下，数据中心对高算力芯片的需求急速增长。GPU由于具备并行计算能力，可兼容训练和推理，高度适配AI模型构建，目前被广泛应用于加速芯片。随着ChatGPT带来新的AI应用热潮，数据中心对高算力的GPU芯片需求急速增长。相较于传统消费级芯片，算力芯片面积更大，存储容量更大，对互连速度要求更高，而Chiplet技术可以很好的满足这些大规模芯片的性能和成本需求，因而得到广泛运用。

Chiplet即小芯粒，它将一类满足特定功能的die(裸片)，通过die-to-die内部互联技术将多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片。

Chiplet技术在算力芯片领域的三大优势：

1、大面积芯片降低成本提升良率

由于更高的性能需求，算力芯片的diesize通常要远大于过去的消费级产品。例如Nvdia主流AI加速卡产品，diesize通常超过800mm2。而近年来，随着先进制程推进，研发生产成本持续走高，大面积单颗SOC良率日益下降。Chiplet将单颗SOC的不同功能模块拆分成独立的小芯粒(即Chiplet)，大大缩小了单颗die的面积，起到提升良率、降低成本的作用。DAC2022会议上，清华大学冯寅潇发表研究成果，结论表明在5nm制程，当芯片面积达到200mm2以上，单颗SOC的成本将高于MCM工艺;当芯片面积达到400mm2以上，由于良率的大幅下降，单颗SOC方案的成本将高于InFO工艺(MCM、InFO均为Chiplet技术的不同封装形式)。其成本差异就主要在大面积单芯片方案中的良率损失，在多芯片方案中大幅下降。

2、HBM的导入

高性能计算应用对内存速率提出了更高的要求，借助3D封装技术的HBM则很好的解决了内存速率瓶颈。HBM(HighBandwidthMemory)即高带宽存储器，其通过使用先进的封装方法(如TSV硅通孔技术)垂直堆叠多个DRAM，并在硅interposer上与GPU封装在一起。HBM内部的DRAM堆叠属于3D封装，而HBM与GPU合封于Interposer上属于2.5D封装，是典型的Chiplet应用。

3、允许更多计算核心的"堆料"

由于chiplet工艺引入了高速互连的Interposer或其他中介层，使得芯片厂商得以将多颗计算核心die进行合封，以提高芯片整体性能。Apple的M1Ultea芯片采用了台积电的InFO_LSI工艺，将两颗M1Max"拼接"，Apple将其成为UltraFusion芯片互连技术。LSI即本地硅互连(LocalSiliconInterconnect)，即通过在RDL载板中嵌入一块硅桥实现两颗Die的高速互连。

与之类似，2022年8月，国产算力芯片厂商壁仞科技发布BR100，采用台积电CoWoS-S工艺，将两颗计算核心封在一块硅Interposer上，其16位浮点算力达到1000T以上、8位定点算力达到2000T以上，创造全球算力纪录。

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